[note] ARM SOC Architecture

【ARM SOC Architecture】

PC：Program conuter，暫存器，儲存當前指令的位址。

IR：Instruction Register，暫存器，儲存當前執行的指令。

Data Path，所有傳送、儲存處理二進位數的元件。
設計方式：Register Transfer Level，RTL。
Contorl Logic，Data Path以外的元件。
設計方式：Finite State Machine，FSM。

處理器多數時間在定址、搬移資料，而非「運算」。為提高效率，
故使用 pipeline 和 cache 的技巧。

pipeline 程序：fetch → dec → reg → ALU → mem → res

pipeline hazard（read-after-write）：後一指令所需的資料必需依據前
一指令所得的資料。

pipeline 原則上 3-5 級效率較好。

RISC 相對於 CISC 的缺點是 code density 低，因為 RISC 指令長度固定
（32 bit）。
The poor code density is a consequence of the fixed-length instruction
set and is rather more serious for a wide range of applications. In the
absence of a cache, poor code density leads to more main memory bandwidth
being used for instruction fetching,resulting in a higher memory power
consumption. When the processor incorporates an on-chip cache of a
particular size, poor code density results in a smaller proportion of the
working set being held in the cache at any time, increasing the cache
miss rate, resulting in an even greater increase in the main memory
bandwidth requirement and consequent power consumption.

ARM 的 Thumb 指令集（16 bit）為 ARM 指令集（32 bit）的壓縮形式，
並在 pipeline 中使用動態解壓縮硬體。能增加 code density。

RISC vs ARM
相同：
Load/Store 體系結構
固定的 32 bit 指令
3-address 指令格式
相異：
Register Window
branch delay
所有指令一個 cycle 執行。
ARM 的原則是，使用最少的 cycle 讀取記憶體。
若要使所有指令單 cycle 執行，資料和指令記憶體需分開（否則讀
取指令要一次，讀取資料又要一次）。

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